Новости про 5 нм, TSMC, микросхемы и производство

TSMC должна удвоить производство по 5 нм нормам

Расчётная производительность микросхем на заводах TSMC по технологии 5 нм составляет около 55 000 — 60 000 блинов в месяц. Крупнейшим заказчиком на технологию N5 является Apple, по которой она производит новейшие чипы для iPhone (A14 Bionic), а также SoC, такие как M1.

Однако позднее в этом году Apple представит новый iPhone, возможно и появление новых SoC для компьютеров. Также этим процессом хотят воспользоваться AMD и Qualcomm, у которых также будут объёмные заказы. Всё это вынуждает TSMC подготовиться.

Завод Fab 18 от TSMC

Китайская аналитическая компания China Renaissance Securities сделала прогноз, согласно которому тайваньский производитель удвоит свои мощности по технологии N5 и родственным (включая N5, N5P и N4) до 120 000 блинов в месяц. В отчёте сообщается, что большая часть капитальных затрат TSMC в этом году была направлена на подготовку для масштабирования производства.

Следующим техпроцессом TSMC, который будет использоваться длительное время, станет N3. Рисковое производство по этой технологии должно начаться уже в этом году. Массовое же производство по этой технологии стоит ожидать лишь во второй половине 2022 года. Вполне возможно, что Apple сможет использовать технологию TSMC N3 для выпуска процессоров для iPhone 14.

TSMC представила технологию производства микросхем WoW 3D

Taiwan Semiconductor анонсировала внедрение технологии производства объёмных стековых чипов. Эта технология была названа пластина-на-пластине (Wafer-on-Wafer, или WoW). Также компания пообещала готовность 7 нм+ процесса в этом году и 5 нм процесса в следующем.

Современные микросхемы очень сложно уменьшать, поэтому переход на более тонкие техпроцессы занимает много времени. Однако промышленность требует увеличения числа транзисторов в чипе, и в TSMC придумали как удвоить их количество, применив стеки. Многослойные конструкции давно используются в микросхемах памяти, но только теперь TSMC стала готова предложить эту технологию для всех типов чипов.

Пластина микросхем

Технология, созданная в партнёрстве с Cadence Design Systems, основана на существующих техниках чип-на-пластине-на подложке (Chip-on-Wafer-on-Substrate — CoWoS) и интегрированного разветвления (Integrated Fan-Out — InFO). По сути, технология WoW заключается в изготовлении двух обычных пластин микросхем, которые производятся перевёрнутыми, так, что сверху и снизу оказывается подложка. Затем традиционные пластины связываются сквозными проводниками по технологии through-silicon via (TSV), образуя пакеты.

Структура чипов TSMC WoW

Кроме технологии WoW в компании также подтвердили, что в этом году она будет готова выпустить усовершенствованный 7 нм процесс, в то время как 7 нм технология первого поколения будет доступна для массового производства. В следующем же году TSMC готовится выпустить 5 нм микросхемы.