Новости про 7 нм и микросхемы

TSMC готовит 7 нм EUV производство на этот квартал

Сайт DigiTimes сообщает, что компания TSMC близка к началу производства продукции по 7 нм EUV технологии. Источником информации выступил китайский ресурс Commercial Times.

По имеющимся данным, по новой технологии компания начнёт производить новое поколение флагманских SoC HiSilicon. Эта серия чипов Kirin 985 будет выпущена по 7 нм нормам с применением экстремальной ультрафиолетовой литографии. В TSMC называют этот процесс N7+.

В дополнение TSMC готовит усовершенствованную версию этого процесса, которая будет использована для выпуска процессоров A13, запланированных Apple для iPhone этого года. Этот процесс, названный N7 Pro, будет готов к массовому производству к концу II квартала.

Что касается 5 нм технологии, то первые микросхемы по этим нормам должны быть изготовлены компанией также в текущем году.

IBM решила проблему производства микросхем менее 7 нм

Компания IBM опубликовала отчёт, в котором рассказала о решении проблемы производства микросхем с размером элементов менее 7 нм с помощью электризованного графена.

Данный метод позволяет размещать наноматериалы в предопределённой позиции без химического травления. В журнале Nature Communications исследователи IBM впервые описали применение электризованного графена для размещения элементов с точностью 97%. Данная публикация является результатом работы по программе под названием «7 нм и далее», которая началась четыре года назад.

Менеджер IBM Research-Brazil Матиас Штайнер заявил, что данный «метод пригоден для широкого спектра наноматериалов» и позволяет внедрять «интегрированные устройства с функционалом, который предоставляет уникальные физические свойства наноматериалов».

Микросхема IBM
Микросхема IBM

К примеру, можно интегрировать оптический датчик и эмиттер с определёнными волновыми свойствами, а при необходимости изменения свойств достаточно лишь заменить этот материал. Таким образом, будут изменены спектральные свойства оптоэлектрического устройства без изменения техпроцесса.

Дальнейшее развитие метода позволит собирать различные наноматериалы в разных местах, проводить процессы в несколько проходов и создавать интегральные чипы со встроенными световыми детекторами в различных окнах детекции одновременно.

Intel: проблемы 10 нм не коснутся 7 нм

Переход на 10 нм технологию производства доставил Intel массу проблем. Долгие годы компания отрабатывает этот техпроцесс, однако он до сих пор он даёт слишком много брака, когда речь заходит о высокопроизводительных решениях.

В ходе встречи с акционерами исполнительный директор Intel Брайан Крзанич в своём докладе коснулся и этой темы. Он заявил, что проблемы с 10 нм привели к тому, что AMD смогла вырваться в технологическом плане вперёд, однако переход на 7 нм не вызовет трудностей, поскольку это совершенно новая технология производства, к тому же компания поставит себе менее амбициозные цели.

Исполнительный директор Intel Брайан Крзанич
Исполнительный директор Intel Брайан Крзанич

«7 нанометров будет первым переходом к литографическим инструментам, которые затем откроют нам возможность к печати элементов намного, намного мельче, и намного проще. Так что это первый шаг, отделяющий 10 и 7 нанометров. Ещё одна вещь… из-за которой мы не сделали 10 нанометров, связана с намного более агрессивным фактором масштабирования. Вместо наших типичных 2,4, промышленность применяет масштабирование в 1,5 и 2 раза», — заявил Крзанич. Он уточнил, что переход на 10 нм должен привести к масштабированию в 2,7 раза, а это очень сильно осложняет задачу.

Сбудутся ли обещания, данные директором своим акционерам, мы узнаем только через пару-тройку лет.

TSMC представила технологию производства микросхем WoW 3D

Taiwan Semiconductor анонсировала внедрение технологии производства объёмных стековых чипов. Эта технология была названа пластина-на-пластине (Wafer-on-Wafer, или WoW). Также компания пообещала готовность 7 нм+ процесса в этом году и 5 нм процесса в следующем.

Современные микросхемы очень сложно уменьшать, поэтому переход на более тонкие техпроцессы занимает много времени. Однако промышленность требует увеличения числа транзисторов в чипе, и в TSMC придумали как удвоить их количество, применив стеки. Многослойные конструкции давно используются в микросхемах памяти, но только теперь TSMC стала готова предложить эту технологию для всех типов чипов.

Пластина микросхем
Пластина микросхем

Технология, созданная в партнёрстве с Cadence Design Systems, основана на существующих техниках чип-на-пластине-на подложке (Chip-on-Wafer-on-Substrate — CoWoS) и интегрированного разветвления (Integrated Fan-Out — InFO). По сути, технология WoW заключается в изготовлении двух обычных пластин микросхем, которые производятся перевёрнутыми, так, что сверху и снизу оказывается подложка. Затем традиционные пластины связываются сквозными проводниками по технологии through-silicon via (TSV), образуя пакеты.

Структура чипов TSMC WoW

Кроме технологии WoW в компании также подтвердили, что в этом году она будет готова выпустить усовершенствованный 7 нм процесс, в то время как 7 нм технология первого поколения будет доступна для массового производства. В следующем же году TSMC готовится выпустить 5 нм микросхемы.

2 нм могут оказаться невыгодными

В ходе мероприятия группы Synopsys, прошедшего в Санта Кларе, Калифорния, прозвучали слова сомнения о возможности перехода полупроводниковой промышленности на 2 нм нормы производства в будущем, поскольку этот переход вряд ли будет экономически целесообразным.

Конечно, инженеры видят способы уменьшения транзисторов до 5 нм, 3 нм и даже 2 нм, но некоторые сомневаются в коммерческой эффективности этих переходов. Пока об этом говорить слишком рано, но повышение сложности и рост затрат на всё уменьшающиеся чипы может означать, что даже 5 нм процесс окажется экономически нецелесообразным.

Дорожная карта уменьшения размеров транзисторов в микросхемах
Дорожная карта уменьшения размеров транзисторов в микросхемах

«Прирост производительности в 16%, полученный при переходе на 10 нм, теряется при переходе на 7 нм по причине сопротивления в металлических дорожках. Энергосбережение, возросшее на 30% при 10 нм, при переходе на 7 нм возрастёт на 10—20%, а площадь кристалла, уменьшившаяся на 37% при 10 нм сократится на 20—30% с переходом на 7 нм», — заявил Пол Пензес, старший директор технологической команды Qualcomm.

«Площадь по-прежнему уменьшается на хорошую двухзначную величину, но скрытые затраты возрастают, означая, что реальные преимущества в стоимости и прочие улучшения начинают снижаться… И не ясно, что останется на 5 нм», — добавил Пензес, допустив, что 5 нм процесс может стать единственным улучшением после 7 нм.