Новости про 5 нм

Будущие Zen ориентируются на изменения архитектуры

Будущее процессоров Zen связано с изменениями архитектуры, а не только техпроцесса производства. Об этом сообщила исполнительный директор AMD Лиза Су.

Успех Zen 2 связан с тремя факторами: технологией изготовления, улучшенной конструкцией ядра и инновационным чиплетом, подходящим к производству процессора. Много внимания уделялось новой 7 нм технологии производства, которая не только повысила энергоэффективность, но и позволила поднять частоты и уплотнить транзисторы.

Процессор AMD Ryzen
Процессор AMD Ryzen

В ходе отчёта за III квартал Лиза Су сообщила, что будущие процессоры Zen будут полагаться не только на улучшения техпроцесса. Теперь фирма будет в основном полагаться на изменения в архитектуре. Она отметила, что переход на 5 нм процесс произойдёт в своё время, однако главным движителем изменений будет именно архитектура.

Тем не менее, вряд ли возможны сильные изменения архитектуры без новой технологии производства. Достаточно вспомнить Intel, которая застряв на 14 нм производстве не внесла сколь-либо значимых изменений в сам CPU. И сейчас для AMD очень важно не повторить эту ошибку.

Qualcomm Snapdragon 875 может стать первым 5-нанометровым чипом

Компания Qualcomm в этом году должна представить процессор Snapdragon 865, а первые устройства на его основе появятся уже в 2020 году. Следующим флагманом компании станет Snapdragon 875, планируемый на 2021 год.

Согласно последним слухам, эта SoC будет изготавливаться TSMC по новому 5 нм техпроцессу. В то время как Snapdragon 865 будет произведен Samsung по 7 нм EUV процессу.

SoC Qualcomm Snapdrgon 855
SoC Qualcomm Snapdrgon 855

Ожидается, что Snapdragon 875 будет построен с учётом 5G. Будучи изготовленным по 5 нм нормам он будет содержать 171,3 миллиона транзисторов на квадратный миллиметр. Смартфоны на его основе появятся в 2021 или 2022 годах.

ARM: стоимость 5 нм чипов — астрономическая

Последние 20 лет производители чипов постоянно уменьшали размеры элементов, чтобы получить преимущества. Это приводило к снижению энергопотребления и повышению производительности при сокращении стоимости.

Однако теперь наступает технологический тупик, и для дальнейшего роста производительности необходимо думать над другой конструкцией микросхем.

Сайт EE Times взял интервью у исполнительного директора ARM Саймона Сегарса, который выразил мнение, что лишь несколько компаний смогут использовать 5 нм конструкции, поскольку стоимость проектирования для этого процесса — астрономическая.

«Стоимость проектирования 5 нм чипов будет астрономической… что ограничивает использование технологии до нескольких компаний, которые могут амортизировать её на разных моделях. Из-за закона Мура вы вынуждены тяжелее трудиться, и уже нет лёгких путей для оптического масштабирования».

В то же время Санджай Мехротра, исполнительный директор Micron, рассказал о влиянии закона Мура на сектор производства памяти. Он сообщил, что ожидает появление NAND стеков из более 200 слоёв, а в области DRAM компания рассматривает шесть техпроцессов, которые заменят традиционные. «Мы хотим использовать EUV в больших объёмах, пока она финансово эффективна», — заявил Мехротра.

TSMC ускоряет переход на 5 нм

Компания TSMC приступила к рисковому производству чипов по 5 нм нормам. К массовому производству эта технология будет доступна в первой половине 2020 года.

По имеющимся данным, данный процесс позволит на 45% сократить занимаемую микросхемой площадь и увеличить производительность на 15% по сравнению с нынешними 7 нм чипсетами.

У компании уже готова технология 7 нм+. Она предлагает снижение энергопотребления на 6—12 процентов и позволяет увеличить плотность транзисторов на 20%, по сравнению с нынешним 7 нм процессом. Микросхемы, изготовленные по технологии 7 нм+, будут доступны уже в этом году.

TSMC
TSMC

На обновлённую технологию уже есть заказчики. В первую очередь — Apple, которая заказывает процессоры для iPhone эксклюзивно у TSMC. Также по этому процессу будут изготавливать новые топовые SoC Snapdragon по заказу Qualcomm.

Следующее поколение, 5 нм+, также находится на этапе разработки. Рисковое производство по этой технологии планируется на первый квартал 2020 года, а массовое производство — на 2021 год.

TSMC готовит 7 нм EUV производство на этот квартал

Сайт DigiTimes сообщает, что компания TSMC близка к началу производства продукции по 7 нм EUV технологии. Источником информации выступил китайский ресурс Commercial Times.

По имеющимся данным, по новой технологии компания начнёт производить новое поколение флагманских SoC HiSilicon. Эта серия чипов Kirin 985 будет выпущена по 7 нм нормам с применением экстремальной ультрафиолетовой литографии. В TSMC называют этот процесс N7+.

В дополнение TSMC готовит усовершенствованную версию этого процесса, которая будет использована для выпуска процессоров A13, запланированных Apple для iPhone этого года. Этот процесс, названный N7 Pro, будет готов к массовому производству к концу II квартала.

Что касается 5 нм технологии, то первые микросхемы по этим нормам должны быть изготовлены компанией также в текущем году.

TSMC делает успехи в 5 нм технологии

Мир пятинанометровых устройств стал чуточку ближе благодаря компании TSMC, которая заявила об окончании разработки соответствующей инфраструктуры.

Новая 5 нм технология от TSMC будет выпущена со вторым поколением технологии экстремальной ультрафиолетовой литографии и глубокой ультрафиолетовой литографии. По этой технологии будут изготавливаться SoC нового поколения, устройства 5G и искусственного интеллекта, а также средства высокопроизводительных вычислений.

TSMC
TSMC

Согласно ранним прогнозам, переход на 5 нм позволит TSMC изготавливать ядра ARM Cortex-A72 в 1,8 раза плотнее, чем по 7 нм нормам, а также на 15% увеличить частоту.

Компания отмечает, что её новый техпроцесс будет готов к 2020 году, и это случится раньше, чем Intel сможет наладить выпуск 7 нм чипов. Первыми SoC, изготовленными по 5 нм нормам должны стать процессоры для iPhone.

TSMC представила технологию производства микросхем WoW 3D

Taiwan Semiconductor анонсировала внедрение технологии производства объёмных стековых чипов. Эта технология была названа пластина-на-пластине (Wafer-on-Wafer, или WoW). Также компания пообещала готовность 7 нм+ процесса в этом году и 5 нм процесса в следующем.

Современные микросхемы очень сложно уменьшать, поэтому переход на более тонкие техпроцессы занимает много времени. Однако промышленность требует увеличения числа транзисторов в чипе, и в TSMC придумали как удвоить их количество, применив стеки. Многослойные конструкции давно используются в микросхемах памяти, но только теперь TSMC стала готова предложить эту технологию для всех типов чипов.

Пластина микросхем
Пластина микросхем

Технология, созданная в партнёрстве с Cadence Design Systems, основана на существующих техниках чип-на-пластине-на подложке (Chip-on-Wafer-on-Substrate — CoWoS) и интегрированного разветвления (Integrated Fan-Out — InFO). По сути, технология WoW заключается в изготовлении двух обычных пластин микросхем, которые производятся перевёрнутыми, так, что сверху и снизу оказывается подложка. Затем традиционные пластины связываются сквозными проводниками по технологии through-silicon via (TSV), образуя пакеты.

Структура чипов TSMC WoW

Кроме технологии WoW в компании также подтвердили, что в этом году она будет готова выпустить усовершенствованный 7 нм процесс, в то время как 7 нм технология первого поколения будет доступна для массового производства. В следующем же году TSMC готовится выпустить 5 нм микросхемы.

2 нм могут оказаться невыгодными

В ходе мероприятия группы Synopsys, прошедшего в Санта Кларе, Калифорния, прозвучали слова сомнения о возможности перехода полупроводниковой промышленности на 2 нм нормы производства в будущем, поскольку этот переход вряд ли будет экономически целесообразным.

Конечно, инженеры видят способы уменьшения транзисторов до 5 нм, 3 нм и даже 2 нм, но некоторые сомневаются в коммерческой эффективности этих переходов. Пока об этом говорить слишком рано, но повышение сложности и рост затрат на всё уменьшающиеся чипы может означать, что даже 5 нм процесс окажется экономически нецелесообразным.

Дорожная карта уменьшения размеров транзисторов в микросхемах
Дорожная карта уменьшения размеров транзисторов в микросхемах

«Прирост производительности в 16%, полученный при переходе на 10 нм, теряется при переходе на 7 нм по причине сопротивления в металлических дорожках. Энергосбережение, возросшее на 30% при 10 нм, при переходе на 7 нм возрастёт на 10—20%, а площадь кристалла, уменьшившаяся на 37% при 10 нм сократится на 20—30% с переходом на 7 нм», — заявил Пол Пензес, старший директор технологической команды Qualcomm.

«Площадь по-прежнему уменьшается на хорошую двухзначную величину, но скрытые затраты возрастают, означая, что реальные преимущества в стоимости и прочие улучшения начинают снижаться… И не ясно, что останется на 5 нм», — добавил Пензес, допустив, что 5 нм процесс может стать единственным улучшением после 7 нм.

IMEC: 5 нм EUV подвержена случайным дефектам

Исследователи из IMEC сообщили, что 5 нм процесс экстремальной ультрафиолетовой литографии будет очень сложным во внедрении.

Наибольшей проблемой, с которой столкнутся инженеры, являются случайные дефекты, которые возникают в чипах, выпущенных по технологии 5 нм EUV. Эти дефекты включают тонкие разломы и связки, такие как утолщение линий, что приводит к образованию несовершенных разрывов или замыканий двух линий или контактов изоляторов. Эти изъяны невероятно трудно искать, и в настоящее время нет чёткого решения по их исправлению.

Дефекты 5 нм EUV технологии

Ян Бороводски, бывший специалист по литографии Intel, предсказывал, что инженеры смогут создавать 5 нм и 3 нм устройства с использованием 2—3 проходов EUV. Однако растущее количество дефектов в чипах будут подталкивать инженеров к новой, толерантной к дефектам архитектуре, такой как нейронные сети.

По его мнению, 5 нм процесс будет коммерчески готов лишь в 2020 году, что вызвано большим количеством брака. Производители оборудования для EUV смогут создать машины для печати микросхем нового поколения, исключающего образование дефектов, лишь в 2024 году.

TSMC готовит рисковое производство по 5 нм нормам в 2019 году

Один из лидеров рынка по производству интегральных схем, Taiwan Semiconductor Manufacturing Company (TSMC), ведёт работу, которая позволит ему приступить к рисковому производству микросхем по 5 нм нормам в первой половине 2019 года. Об этом заявил соисполнительный директор компании Марк Лиу.

Технология производства с размером элементов 7 нм будет готова для рискового производства уже в ближайшие месяцы, а массовое производство, по словам Лиу, должно начаться в 2018 году.

Соисполнительный директор TSMC Марк Лиу

Для усовершенствованной версии 7 нм технологии TSMC применит экстремальную ультрафиолетовую литографию (EUV), а также будет её полноценно использовать для 5 нм процесса.

Поскольку 10 нм технологию TSMC используют в основном для мобильных устройств, компания решила ускорить разработку, и начать выпуск коммерческих чипов по этому процессу уже в этом квартале. При этом во второй половине 2017 года поставки будут быстро расти.